Por que a compilação dinâmica de design de exemplo de ethernet de baixa latência 10G do MAC com várias taxas falha na compilação para Stratix dispositivo 10?

Devido a um problema com a versão 17.1 do Intel® Quartus® Prime, o design de exemplo de multi-taxas gerado dinamicamente pela Ethernet Ethernet 10G mac de baixa latência falhará na compilação se a configuração "Tensão Analógica" for alterada para 1_1V na GUI de design de exemplo de mac ethernet de baixa latência.

A seguir estão as variantes de design de exemplo de várias taxas afetadas:

1. Design de exemplo Ethernet USXGMII 10G (Intel® Stratix® 10)
2. Design de exemplo ethernet de 10 M/100M/1G/2,5G/10G (Stratix 10)
3. Ethernet 1G/2.5G com design de exemplo de 1588 (Stratix 10)
4. Ethernet 1G/2,5G/10G com design de exemplo de 1588 (Stratix 10)

Para resolver este problema, abra o Editor de parâmetros IP dos seguintes IPs a partir do projeto de projeto de exemplo gerado de várias taxas e altere manualmente a configuração para "tensão de suporte VCCR_GXB e VCCT_GXB para o transceptor" para 1_1V.

1. Stratix fPLL do transceptor de blocoS L/H de 10 L (Abra os arquivos .ip que estão localizados em \rtl\pll_fpll e altere as configurações)
2. Stratix transceptor ATX PLL de 10 L-Tile/H-tile (Abra os arquivos .ip que estão localizados em \rtl\pll_atxpll e altere as configurações)
3. PHY Ethernet multi-taxa 1G/2,5G/5G/10G (Abra o arquivo .ip que está localizado em \rtl\phy e altere as configurações)

Este problema foi corrigido no Quartus Prime versão 17.1.1.