ID do artigo: 000075396 Tipo de conteúdo: Solução de problemas Última revisão: 23/01/2018

Por que o Intel® Stratix®10 Hard IP para PCIe* relata larguras de link incorretas?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Intel® Stratix® 10 Hard IP para PCI Express* Avalon-MM
  • Intel® Stratix® 10 Hard IP para PCI Express* Avalon-ST
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Devido a um problema de codificação com a lógica de reconhecimento de link em Intel® Stratix® 10 dispositivos H-Tile ES2, as larguras do link serão reconhecidas incorretamente, conforme mostrado abaixo:

    Largura real do linkReconhecimento de link
    x1x16
    x2x1
    x4x2
    x8x4
    x16x8
    Resolução

    Este problema está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime Edition.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

    Isenção de responsabilidade

    1

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