ID do artigo: 000075504 Tipo de conteúdo: Solução de problemas Última revisão: 02/09/2014

Existem problemas conhecidos com a pipe_pclk inativa se o txclkout não for roteado por uma rede de clock global ao usar o PIPE suave Gen3 no software Quartus II versão 12.1 em dispositivos Stratix V GX?

Ambiente

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição Sim, há um problema conhecido com o PIPE suave Gen3 no software Quartus® II versão 12.1 em dispositivos Stratix® V GX. Se o txclkout não for roteado por uma rede global de clocks, pipe_pclk estará inativo.
    Resolução

    Para resolver este problema, você deve forçar o txclkout a usar um clock global com a seguinte atribuição QSF:

    set_instance_assignment nome GLOBAL_SIGNAL "GLOBAL CLOCK" -para
    "*sv_xcvr_native:inst_sv_xcvr_native|sv_pcs:inst_sv_pcs|sv_pcs_ch:ch[0].inst_sv_pcs_ch|sv_hssi_tx_pld_pcs_interface_rbc:inst_sv_hssi_tx_pld_pcs_interface|pld8gtxclkout"
     
    Este problema será corrigido em uma versão futura do software Quartus II.

    Produtos relacionados

    Este artigo aplica-se a 3 produtos

    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGAs Stratix® V

    Isenção de responsabilidade

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