Descrição
No Stratix® IV Hard IP para PCI Express®, algumas configurações permitiram apld_clk a ser conduzido a partir de um PLL que era, por sua vez, derivado de coreclkout_hip. Esta implementação não é suportada ao usar o Stratix V Hard IP.
Resolução
Para Stratix V, conecte pld_clk Para coreclkout_hip conforme mostrado na tabela de implementação de HARD IP dos sinais de clock da seção Sinais de clock do Stratix V Hard IP para o Guia do usuário PCI Express.