Você pode obter este erro no Altera software Quartus® II quando o grau de velocidade do dispositivo escolhido no Loop de travamento de fase (Altera PLL) IP Core MegaCore® não corresponde ao grau de velocidade do seu dispositivo de destino Stratix® V, Arria® V ou Cyclone® V.
Erro: o parâmetro do contador de saída PLL "output_clock_frequency" está definido como um valor ilegal de <clock frequency=""> no nó gpll~PLL_OUTPUT_COUNTER'</clock>
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