Problema crítico
Ao usar o intel® L-tile e o bloco H Avalon® Streaming e memória Avalon® MAPEado IP para PCI Express* no modo porta raiz Gen3, erros corrigíveis ou treinamento de link para baixo podem ser observados devido a configurações de bits predefinidos sub-ideais para a porta upstream PCIe* (USP)/Porta de fluxo de corrente (DSP) Gen3 Root Port IP em blocoS H e bloco L.
Nenhum trabalho em torno deste problema existe nas Intel® Quartus® versões do software Prime 20.2 e anteriores.
Este problema foi corrigido nas Intel® Quartus® versões do software Prime 20.3 e posteriores.
Se a atualização for de uma versão anterior do software, o IP deve ser gerado a partir de limpeza para evitar a inportação das configurações sub-ideais anteriores.