ID do artigo: 000075656 Tipo de conteúdo: Solução de problemas Última revisão: 12/03/2021

Por que o intel® L-tile e A-tile Avalon® streaming e o IP mapeado de memória Avalon® para PCI Express* observam erros corrigeis/link para baixo ao operar no modo de porta raiz Gen3?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Intel® Stratix® 10 Hard IP para PCI Express* Avalon-ST
    Intel® Stratix® 10 Hard IP para PCI Express* Avalon-MM
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Ao usar o intel® L-tile e o bloco H Avalon® Streaming e memória Avalon® MAPEado IP para PCI Express* no modo porta raiz Gen3, erros corrigíveis ou treinamento de link para baixo podem ser observados devido a configurações de bits predefinidos sub-ideais para a porta upstream PCIe* (USP)/Porta de fluxo de corrente (DSP) Gen3 Root Port IP em blocoS H e bloco L.

Resolução

Nenhum trabalho em torno deste problema existe nas Intel® Quartus® versões do software Prime 20.2 e anteriores.

Este problema foi corrigido nas Intel® Quartus® versões do software Prime 20.3 e posteriores.

Se a atualização for de uma versão anterior do software, o IP deve ser gerado a partir de limpeza para evitar a inportação das configurações sub-ideais anteriores.

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