Descrição
Você pode obter esta mensagem de aviso se o (s) clock(s) de saída PLL não estiver restrito corretamente no arquivo SDC.
Restringir todos os clocks de saída PLL de uma das seguintes maneiras:
1. Use "derive_pll_clocks" para restringir automaticamente os clocks de saída PLL, ou
2.Use "create_generated_clock" para restringir os clocks de saída PLL individualmente.
Consulte Análise de FPGA PLL de alto desempenho com TimeQuest (PDF) para obter mais detalhes sobre a análise de PLL com o TimeQuest.