Se o controlador SDRAM DDR2(3) com UniPHY implementado em Qsys, estiver configurado para não usar uma potência de 2 Avalon® barramento de dados, apenas uma conexão pode ser feita entre a interface mestre e a interface de escravo no controlador DDR2(3). Você verá a mensagem acima se você conectar 2 mestres ao controlador SDRAM DDR2(3).
Se várias conexões são necessárias à interface de escravo Avalon no controlador DDR2(3), aumente o tamanho dos sinais de gravação e leitura dos dados dos mestres para uma potência maior de um 2 e implemente uma simples barramento (componente personalizado) entre as conexões Mestre e a interface de escravo no controlador DDR2(3). A gasket simplesmente passará por todos os sinais, exceto os dados de gravação e leitura.
Para dados de gravação, a gasket passará apenas pelo número necessário de bits de dados. Por exemplo, se a interface de memória desejada for de 72 bits, a largura de dados do controlador de meia taxa seria de 288 bits. O mestre arredondaria o barramento de dados para 512 e padria os dados de gravação com 224 '0's e a gasket simplesmente passaria pelos 288 bits necessários.
-- envie bits de dados desejados para o DDR através da interface mestre da gasket
avm_m0_writedata <= avs_s0_writedata(287 downto 0);
Para dados de leitura, a gasket padrá os 288 bits principais com '0's.
-- criar uma constante de almofadas
PAD_DATA constante: std_logic_vector(287 downto 0) := (outros => '0');
-- envie dados de leitura para o mestre através da interface de escravo da gasket
avs_s0_readdata <= PAD_DATA e avm_m0_readdata