Você pode ver latência excessiva do receptor ao usar o PHY de baixa latência ou nativo, o modo básico de PCS de 10G em dispositivos Stratix® V GX ou Arria® V GZ sob as seguintes condições:
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O deslize de bits é selecionado como o modo de alinhamento de palavras
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As taxas de velocidade estão configuradas para 66:40, 64:32 ou 50:40
Para as configurações de PHY do transceptor acima, a latência de loopback de ida e volta pode aumentar em 1 a 23 ciclos de clock paralelo adicionais se a porta rx_bitslip for alternada mais do que FPGA largura da interface de malha -1 vezes.
Para resolver este problema, você não deve alternar a porta rx_bitslip mais de FPGA largura da interface de malha -1 vezes para as configurações de PHY do transceptor acima.
Altera recomenda a separação de rx_bitslip pulsos por pelo menos 20 ciclos de clock paralelos para dar conta da latência do pipeline de PCS transceptor.
Uma alternativa alternativa é usar a função rx_clkslip no PHY nativo.