ID do artigo: 000075794 Tipo de conteúdo: Solução de problemas Última revisão: 08/07/2015

Por que o contador aFrameCheckSequenceErrors do núcleo IP Triple Speed Ethernet (TSE) é incrementado quando ocorrem erros de alinhamento?

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição Devido a um bug no núcleo IP da Ethernet de velocidade tripla (TSE), a partir da versão IP 13.0, o contador aFrameCheckSequenceErrors pode ser incrementado quando ocorrerem erros de alinhamento. Um quadro com erros de alinhamento deve ser reconhecido como um quadro inválido, portanto, umFrameCheckSequenceErrors não deve ser incrementado.
Resolução Este erro é corrigido no núcleo IP versão 14.1 e posterior.

Produtos relacionados

Este artigo aplica-se a 34 produtos

FPGA Arria® V GT
FPGAs Stratix® III
FPGA Stratix® IV GX
FPGA Arria® II GX
FPGA Intel® Arria® 10 GX
FPGA Arria® II GZ
FPGA Stratix® IV GT
FPGA Cyclone® V E
FPGA Stratix® V E
FPGA Intel® Arria® 10 SX SoC
FPGA Stratix® GX
FPGA SoC Cyclone® V SX
FPGA SoC Cyclone® V ST
FPGA SoC Cyclone® V SE
FPGA Intel® Stratix® 10 GX
FPGA Intel® Stratix® 10 SX SoC
FPGA Cyclone® IV E
FPGA Arria® V SX SoC
FPGA Arria® V ST SoC
FPGA Cyclone® III LS
FPGA Stratix® IV E
FPGA Intel® Arria® 10 GT
FPGA Cyclone® V GT
FPGAs Cyclone® III
FPGA Stratix® V GX
FPGAs Stratix® II
FPGA Arria® V GX
FPGA Cyclone® IV GX
FPGA Cyclone® V GX
FPGA Cyclone® II
FPGA Stratix® V GS
FPGA Arria® V GZ
FPGAs Stratix® II GX
FPGA Stratix® V GT

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.