Se o clock de entrada estiver desativado ou cortado no modo do usuário, o PLL continuará gerar um clock. A frequência do clock gerado será menor do que a frequência de saída desejada, mas a frequência final varia ao longo do processo, da tensão e temperatura que o torna imprevisível.
Qual é o comportamento da saída de loop bloqueado por fase (PLL) do dispositivo APEXTM 20K se o clock de entrada estiver desativado no modo do usuário?
1
Isenção de responsabilidade
Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.
O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.