Ao utilizar SERDES dedicados através da megafunção ALTLVDS em dispositivos Altera®, as taxas de dados suportadas são mostradas nas Especificações de E/S de alta velocidade da respectiva ficha técnica do dispositivo. No entanto, essas taxas de dados são baseadas na frequência máxima do clock rápido que é roteada em redes de clock dedicadas dentro do dispositivo.
A frequência máxima no domínio do clock paralelo depende do design. Os fatores que determinam a frequência máxima do domínio do clock paralelo são:
- Taxa de dados
- Fator de serialização ou deserialização
- Grau de velocidade do dispositivo
- Rede de clock de domínio paralelo
Violações de sincronização podem ocorrer no domínio paralelo (também chamado de clock lento), particularmente no paralelo à transferência de domínio do clock serial.
O fator de serialização e deserialização determinará a taxa de dados paralela em relação à taxa de dados serial. Supondo que você não possa alterar a taxa de dados serial para o seu sistema, você pode reduzir a taxa de dados paralela aumentando o fator de serialização para transmissores e fator de deserialização para receptores.
Se alterar o fator de serialização ou deserialização não for uma opção para o seu sistema, você pode usar um dispositivo de grau de velocidade mais rápido para ajudar a atender aos seus requisitos de temporização.
Você também pode melhorar o tempo de tempo de domínio do clock paralelo selecionando recursos de roteamento regional ou duplo regional para o tx_coreclock na ALTLVDS_TX megafunção, ou para o rx_outclock na ALTLVDS_RX megafunção. O software Quartus® II pode selecionar recursos de roteamento global por padrão. Ao usar interfaces de E/S de alto desempenho, as redes de clock regionais podem fornecer melhores resultados de sincronização.
Se a ventoinha para otx_coreclock Ou rx_outclock em seu projeto exige recursos globais, você pode adicionar a megafunção ALTCLKCTRL ao seu design e conectar o seu inclkporta para o rx_outclock Ou tx_coreclock porta de saída. Conecte a porta outclk da megafunção ALTCLKCTRL ao fanout do núcleo. Os registros altlvds gerados automaticamente ainda usarão uma rede de clock regional por seleção na megafunção ALTLVDS, enquanto sua lógica restante usará o recurso global selecionado na megafunção ALTCLKCTRL.
Se você estiver usando ALTLVDS com a opção de modo PLL externo, adicione duas megafunções ALTCLKCTRL ao design. Deve-se configurar-se como um clock regional usado para os registros que estão sendo conduzidos pelo ALTLVDS_RX rx_out porta, ou os registros que conduzem o ALTLVDS_TX tx_in Porta. A outra megafunção ALTCLKCTRL deve ser configurada como um clock global que impulsiona a lógica restante usando o rx_outclock Ou tx_coreclock.
Você pode verificar se o seu design está usando ambos os tipos de redes de clock para o rx_outclockE tx_coreclock visualizando sinais rápidos e globais no Relatório de compilação.