Devido a uma limitação do software Quartus® II versão 13.1, não é possível alterar os clocks de usuário HPS para FPGA ou outros clocks HPS em Qsys.
Quando você habilitar o usuário hpS para FPGA 0/ usuário de 1/2 clocks em Qsys e definir sua frequência de clock em um valor personalizado, o pré-carregador terá um valor de clock diferente no arquivo pll_config.h.
Para contornar essa limitação no software Quartus II versão 13.1 e seguir as etapas abaixo:
Se você precisar alterar quaisquer parâmetros de clocking que não os parâmetros de clock sDRAM, o arquivo pll_config,h gerado pelo gerador de pré-carregador (bsp-editor) deve ser editado manualmente.
pll_config.h está disponível no diretório de destino BSP: software\spl_\generated\ pll_config.h
Exemplo de configuração: clock do usuário hps-to-FPGA 0 (h2f_user0_clock) = 40 MHz com EOSC1 = 25 MHz
O parâmetro do divisor C5 precisaria ser alterado da seguinte forma no pll_config.h
- CONFIG_HPS_CLK_OSC1_Hz = 25000000 (para EOSC1 = 25 MHz)
- CONFIG_HPS_MAINPLLGRP_VCO_DENOM = 0 (para o denominador PLL = 1)
- CONFIG_HPS_MAINPLLGRP_VCO_NUMER = 63 (para numerador PLL = 64)
- CONFIG_HPS_MAINPLLGRP_CFGS2FUSER0CLK_CNT = 39 (para divisor C5 = 40)
Re-calcule a configuração de valor de 0 clock do hpS para FPGA para o usuário acima:
h2f_user0_clock = clock ESOC1 x (numerador PLL/denominador PLL) / divisor C5 = 25 MHz x (64/1) / 40 = 40 MHz
Para obter mais informações, consulte Personalização de clocking do pré-carregador - v13.1 no www.Rocketboards.org que contém uma calculadora de clocking
http://www.rocketboards.org/foswiki/Documentation/PreloaderClockingCustomization131
O HPS Megawizard foi aprimorado para o software Quartus II versão 14.0 e posterior, e permite que os clocks seja definidos em Qsys.