ID do artigo: 000075915 Tipo de conteúdo: Mensagens de erro Última revisão: 11/09/2012

Erro (10119): erro da instrução de loop HDL verilog em <location>: loop com condição de loop não constante deve terminar dentro <number> Iterações</number></location>

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Este erro pode aparecer no software Quartus® II quando a síntese itera através de um loop no HDL Verilog para mais do que o limite do loop de síntese. Este limite impede que a síntese entre potencialmente em um loop infinito. Por padrão, este limite de loop é definido como 250 iterações.

Resolução

Para resolver este erro, o limite de loop VERILOG_NON_CONSTANT_LOOP_LIMIT pode ser definido usando a opção no Arquivo de configurações Quartus II (.qsf). Por exemplo:

set_global_assignment -name VERILOG_NON_CONSTANT_LOOP_LIMIT 300

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