Este erro pode ser visto durante a síntese dos sistemas Qsys gerados pela VHDL devido a um problema no software Quartus® II versão 13.0. Um tipo de dados incorreto "positivo" é propagado pelo escritor de HDL, o que faz com que a declaração do componente VHDL seja incompatível.
Para resolver este problema no software Quartus II versão 13.0:
- Escolha Verilog para Síntese na GUI Qsys
Ou
- Edite < nomecomponente>_hw.tcl para o IP efetivado em um editor de texto e altere o tipo de parâmetro de "positivo" para inteiro"
Este problema está programado para ser corrigido para uma versão futura do Software Quartus II.