Sim, há um problema conhecido no PCI Express Gen3 soft PIPE onde rxvalid é ocasionalmente desavalido quando o Rate Match FIFO executa uma inserção de SKP em dispositivos Stratix® V GX.
Este problema é visto em sistemas que não usam um clock de referência comum. Nenhum problema é visto quando um relógio comum é usado.
Para resolver este problema, ignore o sinal rxvalid durante a inserção do SKP e, em vez disso, use rxstatus na interface PIPE para saber quando um caractere SKP está inserido (rxstatus = 001).