ID do artigo: 000076203 Tipo de conteúdo: Documentação e informações do produto Última revisão: 10/12/2013

Como calcular o ECC para o controlador baseado em DDR3 UniPHY?

Ambiente

  • Software Intel® Quartus® II
  • Controlador SDRAM DDR3 com UniPHY Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Como calcular o ECC para o controlador baseado em DDR3 UniPHY?

    Resolução

    O cálculo do código de correção de erro (ECC) para controladores de memória baseados em UniPHY é baseado no esquema Hamming Coding. O esquema Hamming Coding derive os bits de paridade e os anexa aos dados originais para produzir a palavra de código de saída. O número de bits de paridade acrescentados depende da largura dos dados.

    Para mais informações, consulte o ALTECC_ENCODER e ALTECC_DECODER megafunções no Guia do usuário das megafunções aritméticas inteiras.

    Produtos relacionados

    Este artigo aplica-se a 16 produtos

    FPGA Arria® V GT
    FPGA Stratix® IV E
    FPGA Stratix® IV GX
    FPGA SoC Cyclone® V SE
    FPGA Stratix® IV GT
    FPGA Cyclone® V E
    FPGA Stratix® V E
    FPGA Stratix® V GT
    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Stratix® V GS
    FPGA SoC Cyclone® V ST
    FPGA Arria® V ST SoC
    FPGA Arria® V GX
    FPGA Cyclone® V GX

    Isenção de responsabilidade

    1

    Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.