ID do artigo: 000076240 Tipo de conteúdo: Solução de problemas Última revisão: 24/09/2019

Por que a simulação de VCS* falha no teste de projeto de exemplo das opções de ethernet 25G Intel® Stratix® 10 FPGA IP com opções de PTP, RSFEC e VHDL escolhidas?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Ethernet de 25G Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 19.3 e anterior, a simulação vcS* do testbench do projeto de exemplo da variante ethernet 25G Intel® Stratix® 10 FPGA IP com PTP, RSFEC e VHDL escolhida falhará em VCS com "erro de resolução de referência do módulo cruzado".

     

     

    Resolução

    Para resolver este problema, execute as seguintes etapas:

    1.) Navegue até o diretório "example_testbench/" do design do exemplo

    2.) Abra o arquivo "basic_avl_tb_top.sv"

    3.) Comente fora da linha 40:

                defparam singleport1588_s10gxt_inst.s10_top.alt_e25s10_0.SIM_SHORT_AM = 1'b1;

    4.) Recomile a simulação

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

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