ID do artigo: 000076316 Tipo de conteúdo: Solução de problemas Última revisão: 23/05/2017

Por que o sinal rx_pcs_ready e o bit[0] do registro de PHY_RXPCS_STATUS (offset 0x326) não são afirmados para os núcleos Ethernet Ethernet intel® de latência baixa de 40 e 100 Gbps?

Ambiente

    Ethernet de baixa latência de 40G e 100G
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema com os núcleos IP Ethernet Ethernet Intel® low Latncy de 40 e 100 Gbps, rx_pcs_ready e bit[0] do registro PHY_RXPCS_STATUS não afirmarão durante o treinamento de link, se o bit[0] do registro de PHY_SCLR_FRAME_ERROR (deslocamento 0x324) estiver definido.

Resolução

O bit[0] do registro PHY_SCLR_FRAME_ERROR deve ser definido apenas ao ler o registro de PHY_FRAME_ERROR (deslocamento 0x323). Ele deve ser desafirmado logo após a leitura do registro de PHY_FRAME_ERROR (offset 0x323).

Isso não está programado para ser corrigido em qualquer versão futura do software Quartus® Prime.

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