Ao usar o PCIe hard IP Intel® Arria® 10 no modo CvP ou Autônomo, é necessário que o clock de referência PCIe seja estável a partir do ponto em que ele está habilitado antes da versão do nPERST#.
O clock de referência PCIe não deve ser instável durante a fase de trava do PCIe Hard IP loop (PLL) ou a fase de calibração do transceptor.
Não é possível instigar uma recalibrização do modo do usuário dos transceptors, se isso acontecer.