ID do artigo: 000076623 Tipo de conteúdo: Solução de problemas Última revisão: 15/07/2020

Por que a rx_clk e tx_clk do núcleo IP Ethernet de Intel® FPGA velocidade tripla param após cerca de 1,7 s na simulação?

Ambiente

  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Devido a um problema no modelo de simulação do núcleo IP Ethernet Intel® FPGA de velocidade tripla, a saída rx_clk e tx_clk do núcleo IP Ethernet de Intel® FPGA de velocidade tripla após cerca de 1,7 s na simulação.
    Isso é devido à MSB do contador de clock interno de 32 bits não alternado.
    Este problema pode ser visto apenas na simulação.

    Resolução

    Não há solução alternativa para este problema.

    Este problema é corrigido a partir do software Intel® Quartus® Prime Standard Edition versão 21.1.

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    Este artigo aplica-se a 3 produtos

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