ID do artigo: 000076637 Tipo de conteúdo: Solução de problemas Última revisão: 06/04/2017

Intel® Stratix® 10 exemplos de design de streaming SerialLite III não podem ser compilados devido a um erro fPLL.

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Serial Lite III Streaming Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Ao usar o exemplo Intel® Stratix® 10 núcleos IP SerialLite III, o seguinte erro fPLL pode ser visto dependendo da frequência do clock de referência do transceptor sendo usado.

    Erro: altera_sl3_fpll.altera_sl3_fpll: violar os limites de K para o modo automático. A ocorrência mais comum deste erro é quando a combinação de refclk e frequência de saída pode ser sintetizada no modo inteiro, e o usuário selecionou o modo fracional.

     

     

    Resolução

    Para resolver este problema, modifique manualmente e regenere o arquivo altera_sl3_fpll.ip.

    Usando Qsys, abra e edite o arquivo FPLL de design de exemplo localizado em:

    \ed_synth\altera_sl3_fpll.ip

    Deslelele a opção "Habilitar o modo fracionado ", re-gere o IP e re-compile.

    Este problema foi corrigido na versão 17.1 do software Intel® Quartus® Prime.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

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