ID do artigo: 000076672 Tipo de conteúdo: Solução de problemas Última revisão: 03/02/2020

Por que a simulação de simulação de exemplo de design gerada pela Ethernet de baixa latência 10G MAC Intel® FPGA IP falha?

Ambiente

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Devido a um problema com o software Intel® Quartus® Prime Pro versão 19.3, o exemplo de design gerado do MAC de baixa latência de 10G Intel® FPGA IP pode encontrar o problema acima. Isso porque o modelo de simulação gera um "X" (indefinido) em vez de dados válidos, isso faz com que o sinal de bloqueio de bloco desafirme e a simulação pare.

    Resolução

    Este problema foi corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 19.4.

    Produtos relacionados

    Este artigo aplica-se a 3 produtos

    FPGA Intel® Cyclone® 10 GX
    FPGAs Intel® Arria® 10 e FPGAs SoC
    FPGAs Intel® Stratix® 10 e FPGAs SoC

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