No projeto de exemplo JESD204B com Intel® Arria® 10 ou Intel® Stratix® 10 dispositivos, o componente ATX PLL compartilha a mesma frequência de clock de referência com a frequência do clock do CDR.
Para o modo duplex (caminho de dados: duplex), você pode selecionar um clock de referência válido no menu suspenso da frequência do clock de referência PLL/CDR no editor de parâmetros IP.
Para o modo TX simplex (Caminho de dados: transmissor), o menu suspenso não está disponível para seleção. A geração de design por exemplo tomará a frequência do clock de referência válida anterior a partir do drop-down. Isso pode causar um erro durante a geração de projetos, por exemplo.
Para evitar este erro para a geração de design de exemplo Simplx TX, siga a sequência abaixo ao configurar os parâmetros DE IP JESD204B:
Insira a taxa de dados desejada.
Escolha um clock de referência válido na frequência do clock de referência PLL/CDR **.
Selecione Caminho de dados: Transmissor
Configure o resto dos parâmetros.
** Consulte a ficha técnica do dispositivo Intel Arria® 10/Intel® Stratix® 10 para obter uma faixa de frequência de clock de referência válida para o PLL ATX.
Este problema é corrigido a partir Intel® Quartus® software Prime Pro versão 17.1