ID do artigo: 000076684 Tipo de conteúdo: Solução de problemas Última revisão: 28/08/2017

Por que vejo um erro ao tentar simular o IP máximo de 10 ADC?

Ambiente

  • Intel® Quartus® Prime Standard Edition
  • Componente genérico
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no Software padrão Quartus® Prime, simular o INTEL® Max® 10 Analog to Digital Converter IP pode fazer com que o seguinte erro seja mostrado.

    Em NCSim:

    Erro de simulação de ADC NCSim: *E,SYSFMT (/opt/intelFPGA/16.1/quartus/eda/sim_lib/cadência/fiftyfivenm_atoms_ncrypt.v): erro

     

    Resolução

    Ligue a opção "Habilitar o arquivo de saída esperado criado pelo usuário" no editor de parâmetros ADC e fornecer um arquivo de estímulo de entrada. Faça isso em todos os canais que você habilita.

    Para obter mais detalhes, consulte a seção Saída de simulação lógica ADC especificada pelo usuário no guia do usuário ADC.

     

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    FPGAs Intel® MAX® 10

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