ID do artigo: 000076783 Tipo de conteúdo: Solução de problemas Última revisão: 14/12/2020

Existe um problema conhecido com a saída master_reset do componente JTAG para Avalon Master Bridge ao usar Intel® Stratix® 10 dispositivos FPGA ou Intel Agilex® 7?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Ponte JTAG para Avalon mestre Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Sim, devido a um problema conhecido no software Intel® Quartus® Prime Pro Edition versão 20.4 e anterior, a saída master_reset do componente JTAG para Avalon Master Bridge pode ser instável e criar afirmações de redefinição espúrias quando usadas em Intel® Stratix® 10 dispositivos FPGA ou Intel Agilex® 7.

    Isso porque a lógica JTAG que produz esta saída de reinicialização assíncrona não é redefinida após a configuração e como o estado inicial do registro é desconhecido, o comportamento desta saída de reinicialização é imprevisível após a configuração do dispositivo.

    Resolução

    Não use a saída master_reset do JTAG para Avalon Master Bridge IP como fonte de redefinição para qualquer lógica ao usar os dispositivos Intel® Stratix® 10 FPGA® ou Intel Agilex 7.

    Produtos relacionados

    Este artigo aplica-se a 2 produtos

    FPGAs e FPGAs SoC Intel® Agilex™
    FPGAs Intel® Stratix® 10 e FPGAs SoC

    Isenção de responsabilidade

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