ID do artigo: 000076874 Tipo de conteúdo: Solução de problemas Última revisão: 02/10/2019

Por que a interface Intel® Stratix® 10 Avalon MM PCIe* HIP reflete os parâmetros MSI-X no Catálogo de IP?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Intel® Stratix® 10 Hard IP para PCI Express* Avalon-MM
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 19.2 ou anterior, os parâmetros MSI-X abaixo mostrados na GUI não combinam com os params no RTL gerado.

    - Deslocamento da tabela
    - Deslocamento pendente de matriz de bits (PBA)

     

    Resolução

    Para resolver este problema, modifique os parâmetros abaixo no "altera_pcie_s10_hip_avmm_bridge.v".

    parâmetro [28:0] pf0_pci_msix_pba_offset = 29'h2000,
    parâmetro [28:0] pf0_pci_msix_table_offset = 29'h3000

    Este problema é corrigido no software Intel® Quartus® Prime Pro versão 19.3 e além.

    Produtos relacionados

    Este artigo aplica-se a 4 produtos

    FPGA Intel® Stratix® 10 SX SoC
    FPGA Intel® Stratix® 10 GX
    FPGA Intel® Stratix® 10 MX
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    Isenção de responsabilidade

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