ID do artigo: 000076909 Tipo de conteúdo: Solução de problemas Última revisão: 01/02/2019

Por que há uma incompatibilidade nos dados de gravação e leitura entre a interface do barramento AXI e as mensagens de modelo de simulação Intel® Stratix® 10 MX HBM2 durante a simulação?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Interfaces de memória externa Intel® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    A incompatibilidade ocorre porque os dados de gravação da interface de barramento AXI vão para o adaptador macio do IP Intel® Stratix® 10 MX HBM2 e através do subsistema de bloco de interface universal antes de atingir o modelo de memória HBM2 de Intel® Stratix® 10 MX.

    Resolução

    O valor do barramento de "dados de gravação" relatado no modelo de memória HBM2 foi modificado devido à inversão do barramento de dados (DBI).

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

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