Um erro de ajuste com uma mensagem semelhante a esta pode ser visto ao usar o IP Intel® Stratix® 10 EMIF se houver conexões de clock de referência PLL abrangendo mais de 8 bancos de E/S:
Erro interno: subsistema: CPLL, Arquivo: /quartus/periph/cpll/refclk_gen6_param_util.cpp, Linha: 387
A rede de clock de referência para 12 blocos não é suportada no momento!
Isso é geralmente visto em dispositivos Intel Stratix 10 maiores com várias interfaces de memória externa colocadas em uma coluna de E/S compartilhando os clocks principais ou o clock de referência PLL. Observe que ao compartilhar os clocks principais, o clock de referência PLL também é distribuído nos barramentos de compartilhamento de clocks principais que se conectam entre o mestre do clock principal e os escravos.
Certifique-se de que o clock de referência PLL EMIF não esteja conectado a mais de 8 bancos de E/S adjacentes na mesma coluna de E/S. Para obter informações sobre os bancos de E/S do seu dispositivo Intel® Stratix® 10, consulte os arquivos intel Stratix 10 dispositivos pin-out.
Na tabela na primeira página do documento de pinout, ele mostra os bancos de E/S que são ligados ao número de pinos para cada banco de E/S para cada pacote suportado. Para a determinação dos 8 bancos de E/S para o caminho do clock de referência PLL, isso também inclui bancos de E/S que não estão conectados e são indicados com um "-" na tabela.