Você pode ver um atraso de tRCD maior do que o esperado em controladores de memória de taxa de um quarto da DDR3 UniPHY quando as transações são geradas pelo clock controlador, que está sendo executado a um quarto da taxa de clock de memória (1 ctl_clk = 4 mem_ck).
O controlador tem a capacidade de emitir 2 comandos por clock de controlador, comandos de uma linha como ATIVAR ou PRÉ-CARGA e comando de uma coluna, como WRITE ou READ. Quando tRCD é 11, refere-se a 11 mem_ck ou 2,75 (11/4) ctl_clk.
Esse valor é arredondado para 3 ctl_clk ou 12 mem_ck. Além disso, cada clock controlador pode ser dividido em quatro fases, uma fase para cada ciclo mem_ck que ocorre por clock do controlador. O controlador é projetado para enviar comandos de linha durante a primeira fase e os comandos da coluna durante a terceira fase de cada ciclo do clock do controlador. Isso adiciona uma mem_ck adicional de atraso ao tRCD. Neste exemplo, o atraso final para o tRCD é de 12 2 ou 14 mem_ck.