Usando a ferramenta rede de distribuição de energia (PDN) Altera®, o modo de desacompanhamento automático pode resultar em um Zeff muito alto Isso pode acontecer se os parâmetros PCB inseridos pelo usuário resultarem em uma PDN ineficiente e a corrente a ser dissociada por esse PCB for irrealmente alta.
Com PCB e parâmetros atuais difíceis, o modo de desaquecimento automático continuará adicionando capacitores de dissociação até determinar que eles estão tendo efeito negligível, resultando em centenas de capacitores. Esquemas de dissociação com desempenho semelhante podem ser alcançados manualmente com muito menos capacitores.
Além de desarmá-lo manualmente, você pode reduzir a carga de dissociação estimando com precisão seus requisitos atuais e tornando seu PCB mais eficiente.
Você pode ser capaz de reduzir seus requisitos atuais de PCB das seguintes maneiras:
- Estimando os requisitos atuais realistas no Altera estimador de energia inicial (EPE).
- Inserindo números realistas de "Taxa de alternância" para a lógica no EPE. Taxas de alternância altas não realistas aumentam drasticamente os requisitos atuais dinâmicos.
- Inserindo requisitos lógicos realistas no EPE.
- Inserindo frequências de clock realistas no EPE.
- Usando o software Quartus® II (Power Play Power Analyser) PPPA e a entrada de simulação .vcd para uma estimativa precisa dos requisitos atuais.
- Considerando a média do Root Sum Squared (RSS) para trilhos de fonte de alimentação compartilhados. Você pode consultar a guia "Introdução" da ferramenta PDN para obter mais informações sobre este método.
O PCB pode ser mais eficiente das seguintes maneiras:
- Aumentando a capacitação interplanete do seu par de plano de energia (PWR) e aterramento (GND), reduzindo sua espessura dielétrica.
- Aumentando a capacitação inter-plane do seu par de plano PWR e GND aumentando sua área de superfície.
- Reduzindo a inductância de loop do par de plano PWR e GND para o FPGA, movendo-os para mais perto da superfície do PCB ao qual o FPGA está montado.
- Reduzindo a inductância de loop dos capacitores de desaquecimento de alta frequência para o par de plano PWR e GND, colocando-os na superfície do PCB mais próximo dos planos.
- Usando topologias de montagem via on-side (VOS) em vez de topologias de montagem via on-end (VOE) para ajudar em altas frequências.
- Usando capacitores de montagem ESL ultrabaixos (indutância de série efetiva) para ajudar em altas frequências. Por exemplo, o estilo do pacote X2Y.
- Utilizando capacitores ultrabaixos (Resistência de série efetiva) em massa ESR para ajudar em frequências baixas,
- Considerando vias maiores com menos ESL.
A entrada de ferramentas realistas pode tornar a desacoplagem mais fácil de alcançar. Os seguintes fatores afetam o cálculo do Ztarget:
- Um aumento na corrente dinâmica reduz o Ztarget e torna a dissociação difícil de alcançar. Consulte as diretrizes acima.
- Insira figuras de ruído realista ou de ondulação na ferramenta PDN. A figura de ruído deve ser retirada da tabela específica do dispositivo e do trilho na guia "Introdução" da ferramenta PDN. Você não deve usar a especificação DC da ficha técnica do dispositivo. Os requisitos de ondulação irreal reduzem o Ztarget e tornam difícil a dissociação.
- Insira figuras % transitórias realistas na ferramenta PDN. A figura % tansient deve ser retirada da tabela específica do dispositivo e do trilho na guia "Introdução" da ferramenta PDN. Os requisitos de % transitórios irreais reduzem o Ztarget e tornam a dissociação difícil.