Problema crítico
Para projetos que Stratix® dispositivos V no software Quartus® II versão 12.1, há alguns problemas conhecidos com os atrasos de sincronização relatados pelo analisador de tempo do TimeQuest. Todos os dispositivos Stratix V são afetados, embora apenas os modelos de sincronização 5SGXA5, 5SGXA7, 5SGTC5 e 5SGTC7 foram designados finais no software Quartus II versão 12.1.
Para obter as informações mais recentes sobre outras alterações de modelo de sincronização nas versões mais recentes do software Quartus II, consulte a seção Soluções Relacionadas abaixo.
A TCO relatada para larguras de dados amplas em blocos M20K com saídas registradas em Stratix dispositivos V pode ser pessimista
Os valores de TCO relatados pelo analisador de tempo do TimeQuest podem ser pessimistas para blocos Stratix V M20K com mais de 16 bits de largura e que possuem saídas registradas. Os valores de TCO dos bits de registro de saída de 16 a 39 relatados pelo analisador de tempo do TimeQuest podem ser pessimistas em até 500 ps. Os valores de TCO para bits 0 a 15 são relatados corretamente.
Para evitar valores de sincronização pessimistas, evite implementar RAMs com mais de 16 bits de largura. Se você precisar usar blocos de RAM maiores que 16 bits, não use o modo simples de porta dupla ou modo ROM.
Atrasos de tempo de clocks regionais para clocks espinhais para clocks regionais de 73 a 91 em Stratix dispositivos V estão incorretos
Para projetos que visam Stratix V, os atrasos de sincronização dos Clocks Regionais 73-91 (localizados no centro direito e no centro esquerdo do dispositivo) para os Clocks spine são relatados incorretamente como zero. O atraso real para dispositivos de velocidade grau 3 a 85°C é de aproximadamente 1 ns.
Os clocks regionais estão listados no analisador de tempo do TimeQuest como QUADRANT_CLOCK elementos de roteamento, e o número do clock regional é identificado pelo valor numérico no CLKCTRL_R string de localização do controle do clock (STRATIXV_CLKBUF) nó. Os clocks spine estão listados como SPINE_CLOCK elementos de roteamento.
Para evitar esse problema, evite usar os Clocks Regionais 73-91 no centro direito e no centro esquerdo do dispositivo.
Os caminhos de sincronização Stratix portas de entrada V DSP não são analisados em algumas circunstâncias
Em projetos que visam Stratix V, se as saídas DSP estiverem registradas, RESULTA mas as portas estiverem desconectadas, o que é comum entre os filtros, então quaisquer caminhos da porta de entrada DSP para o registro de saída DSP não são analisados para sincronização.
Stratix tempo de espera V para transferências de LVDS para núcleo no modo não DPA está incorreta
Os modelos de sincronização incorretos no software Quartus II versão 12.1 podem resultar em erros de hardware para designs que têm margens de tempo de espera baixas entre LVDS no modo não DPA e registros principais. O modelo de sincronização Stratix V foi alterado no software Quartus II versão 12.1 SP1 para atualizar o requisito de tempo de espera para transferências das saídas do receptor LVDS para os registros no núcleo.
Stratix tempo do clock periférico V (PCLK) está incorreto
Os modelos de sincronização incorretos no software Quartus II versão 12.1 podem resultar em erros de hardware para projetos que têm margem de tempo baixa nos caminhos que se originam ou terminam com um registro com um sinal PCLK. Este problema afeta os projetos Stratix V que usam recursos globais pclk.
Para determinar se um projeto compilado com o software Quartus II versão 12.1 é afetado por esses problemas:
- Faça backup do banco de dados de projetos.
- Abra o design no software Quartus II versão 12.1 e exporte o banco de dados. No menu Projeto, clique em Exportar banco de dados. Quando você for solicitado, exporte o banco de dados para o diretório export_db sugerido.
- Inicie o software Quartus II versão 12.1 SP1 ou mais recente.
- Abra o projeto. Quando você for solicitado a substituir a versão mais antiga do banco de dados, clique em Sim e importe o banco de dados do diretório export_db .
- Execute o analisador de tempo do TimeQuest no design.
Se houver violações de sincronização, execute o Fitter no software Quartus II versão 12.1 SP1 ou mais recente para fechar o tempo no design.