O requisito de plL ATX para espaçamento de fPLL para blocos L- e H do transceptor é aplicável ao usar perfis de configuração em dispositivos Intel® Stratix® 10?

Sim, o requisito de espaçamento de PLL para fPLL para blocos L- e H do transceptor é aplicável ao usar perfis de configuração em dispositivos Intel® Stratix® 10.

Se seus componentes PLL e FPLL adjacentes usarem o recurso de perfil de configuração para reconfigurar para diferentes taxas de dados, você deve verificar manualmente se o requisito de espaçamento do ATX PLL para fPLL é atendido para todas as combinações de perfil de configuração.

Um aviso crítico é produzido pelo software Intel® Quartus® Prime quando o perfil padrão do ATX PLL e da fPLL viola o requisito de espaçamento atx PLL para fPLL. Um exemplo de aviso crítico está abaixo.

Aviso crítico (18499): FPLL <Gen_LHDx0.LHDx0|Gen_FPLL! Gen_FPLLUSR0! FPLL_i0|xcvr_fpll_s10_htile_0|fpll_inst > estão muito próximos do <Gen_LHDx1.LHDx1 da ATX PLL|Gen_ATXPLL! Gen_ATXUSR0! ct1_atx_pll_inst> xcvr_atx_pll_s10_htile_0 ATXPLL_i0|||.

O FPLL com frequências de VCO dentro de 50 MHz de PLL ATX adjacente deve ser separado por um FPLL. Modifique as restrições de localização de FPLL no Editor de Atribuição para tornar os fPLLs com pelo menos um PLL ATX separado.

No entanto, no exemplo abaixo, nenhum aviso crítico será produzido pelo Software Intel® Quartus® Prime porque os perfis padrão atendem à regra de frequência de VCO para o PLL ATX para o espaçamento do fPLL.

O fPLL está limitado à localização HSSICR2CMUFPLL_2T4DB
Perfil 0 = 10G3 (Padrão no momento da compilação)
Perfil 1 = 12G5

O PLL ATX está limitado a HSSICR2PMALCPLL_2T4DB de localização
Perfil 0 = 10G3
Perfil 1 = 12G5 (Padrão no momento da compilação)

O Intel® Stratix® de PLL ATX de bloco L e H-Tile para fPLL está documentado no arquivo "3.1.1.1. Seção ATX PLL para requisitos de espaçamento de fPLL" do guia do usuário do transceptor PHY IP Intel® Stratix® 10 L- e H-Tile.