ID do artigo: 000077800 Tipo de conteúdo: Mensagens de erro Última revisão: 06/01/2016

Erro: pcie_hard_ip_0_pcie_bfm_0: altera_pcie_bfm_qsys não suporta a geração para simulação de VHDL. A geração está disponível para: Simulação de Verilog, Quartus Synthesis

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Você pode encontrar este erro ao tentar gerar um kit de teste VHDL para o compilador de IP Stratix® IV para PCI Express® em Qsys.

Resolução

Para evitar esse erro, use o HDL Verilog para o testbench. O testbench VHDL não está disponível para projetos Stratix IV.

Este problema não está programado para ser corrigido.

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Este artigo aplica-se a 2 produtos

FPGA Stratix® IV GX
FPGA Stratix® IV GT

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