Problema crítico
Descrição
Quando você simula um projeto de hardware Qsys em VHDL que contém
o núcleo JTAG UART, e você executar a simulação usando o ld_debug comando,
você pode ver a seguinte mensagem de erro:
# ** Error: (vsim-7) Failed to open VHDL file "system_tb_system_inst_jtag_input_stream.dat"
in r mode.
Você pode ignorar com segurança este erro, porque ele não afeta
a stdout saída da JTAG UART.
Esta mensagem de erro não aparece ao simular um hardware design no HDL Verilog.
Resolução
Execute a simulação usando o ld comando e
o erro não é exibido.
Como alternativa, ignore a mensagem de erro.