Problema crítico
O controlador de alto desempenho DDR e DDR2 MegaCore as funções não suportam totalmente o simulador de VCS.
Este problema afeta todas as configurações.
O design não simula.
As seguintes soluções alternativas existem.
Para VHDL, mude o seguinte código:
- No nome < de variáveis>_example_driver.vhd,
alterar todas as
when
declarações entre as linhas 333 e 503 dewhen std_logic_vector’(“”)
awhen “”
. - No arquivo testbench\<example>_tb,
mudar a linha 191 de
signal zero_one(gMEM_BANK_BITS -1 downto 0) := (0 => ‘1’, others => ‘0’)
asignal zero_one(gMEM_BANK_BITS -1 downto 0) := (\'1\', others=> \'0\')
.
Para Verilog HDL:
Nenhuma mudança é necessária. Chamadas para os conjuntos de analisador Verilog
o v2k
comutador para habilitar construções verilog 2000.
Este problema será corrigido em uma versão futura do DDR e Controladores SDRAM DDR2 com ALTMEMPHY IP.