Você pode encontrar o erro acima se o seu canal de transceptor estiver configurado para uma taxa de dados que excede 13,2 Gbps em um dispositivo de velocidade PMA de -1 Stratix® V.
Isso porque o software Quartus® II usa o ATX PLL inferior de um banco transceptor por padrão. A taxa máxima de dados suportada pelo ATX PLL para um ATX PLL inferior é de 13,2 Gbps em um dispositivo de velocidade PMA de -1 Stratix® V.
Para resolver este problema, você pode colocar manualmente o PLL ATX na localização superior do banco do transceptor. A seguir, um exemplo de restrição de QSF.
set_location_assignment LCPLL_X0_Y24_N57 -para "llp0:inst|altera_xcvr_low_latency_phy:llp0_inst|sv_xcvr_low_latency_phy_nr:sv_xcvr_low_latency_phy_nr_inst
|sv_xcvr_10g_custom_native:sv_xcvr_10g_custom_native_inst|sv_xcvr_plls:sv_xcvr_native_insts0].
gen_bonded_group_plls.gen_tx_plls.tx_plls|pll[0].pll.atx_pll.tx_pll"
Você pode encontrar as coordenadas ATX PLL superior e inferior do Planejador de Chips Quartus® II.
Este problema será corrigido no software Quartus® II versão 15.1.