Por que os sinais xgmii_rx_dc[71:0] e xgmii_rx_clk não estão sincronizados com rx_coreclkin durante a simulação do PHY IP 10GBASE-R em dispositivos Stratix® V GX ao usar o software Quartus® II v12.0?

Devido a um bug no modelo de simulação PHY 10GBASE-R do software Quartus® II versão 12.0, os sinais xgmii_rx_dc[71:0] e xgmii_rx_clk não estão sincronizados com rx_coreclkin.

Para resolver este problema, use os modelos de simulação PHY 10GBASE-R não criptografados no seguinte método:

1. Abra o arquivo altera_xcvr_10gbaser.sv System Verilog na pasta <instance_name>_sim\altera_xcvr_10gbaser com um editor de texto.
2. Adicione a linha comentada no exemplo a seguir:
   sv_xcvr_10gbaser_nr #(
   .num_channels (num_channels),
   .operation_mode (operation_mode),
   .sys_clk_in_mhz (mgmt_clk_in_mhz),
   .ref_clk_freq (ref_clk_freq),
   .rx_use_coreclk (rx_use_coreclk), //adicionar esta linha
   .pll_type (pll_type),
   . RX_LATADJ (rx_latadj),
   . TX_LATADJ (tx_latadj))
3. Abra o arquivo msim_setup.tcl na pasta <Instance_name>_sim\\mentor.
4. Comente todas as linhas com "mentor" no caminho.

Para usar o modelo de simulação do Sistema Verilog atualizado em simulação de linguagem mista, você precisa de licença ModelSim de linguagem mista.

Este problema é corrigido no software Quartus II v12.0.