ID do artigo: 000078279 Tipo de conteúdo: Solução de problemas Última revisão: 17/08/2012

A rede de vieses no chip do pino de entrada REFCLK em dispositivos Altera transceptor está habilitada antes ou durante a configuração do dispositivo?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Não, a rede de vieses no chip do pino de entrada REFCLK é desabilitada antes e durante a configuração do dispositivo nos produtos baseados no transceptor Altera®, como dispositivos Stratix® II GX, Stratix IV GX e Arria® GX.

 

Nos casos em que REFCLK é CA acoplado, o Vmin absoluto da entrada REFCLK pode ser excedido se o sinal aplicado for maior que o dobro da magnitude da especificação Vmin absoluta. Isso deve ser evitado. Por exemplo, se o dispositivo Vmin absoluto for -300mV, a tensão diferencial do driver de sinal não deve exceder 600 mV.

 

Para evitar este cenário, Altera recomenda uma das três opções a seguir:

 

  • Escolha um driver de clock com uma tensão de saída diferencial que não exceda o dobro da magnitude do limite Vmin absoluto.
  • Atenuar o sinal se a tensão de saída diferencial do driver do clock for maior que o dobro da magnitude do limite de Vmin absoluto.
  • Desabilite o driver do clock até que o FPGA tenha configurado.

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Este artigo aplica-se a 5 produtos

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