Ao usar a etapa dinâmica pisando na função Altera_PLL mega, você pode ver comportamento diferente para a desafirmação do sinal de saída phase_done na simulação de RTL.
O comportamento correto é para phase_done afirmar na borda ascendente do scanclk, conforme descrito em AN 661: Implementando reconfiguração de PLL fracionada com Altera_PLL e Altera_PLL_RECONFIG Megafunctions (PDF).
No entanto, na simulação de RTL, você pode ver phase_done de afirmar na borda de queda do scanclk. Isso geralmente ocorre apenas na operação da primeira fase. Este é um problema no modelo de simulação RTL.
Este problema com o modelo de simulação RTL é corrigido na versão 13.1 do software Quartus® II.