ID do artigo: 000078521 Tipo de conteúdo: Documentação e informações do produto Última revisão: 30/07/2015

Como restringir os clocks PLL ao usar a comutação de clock em dispositivos de 28 nm?

Ambiente

    Intel® Quartus® II Subscription Edition
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no software Quartus® II versão 10.1 e posterior, derive_pll_clocks o comando não restringe corretamente todos os clocks ao usar Altera_PLL com comutação de clock PLL. Este problema afeta os projetos que Stratix® dispositivos V, Arria® V ou Cyclone® V. Em vez de criar clocks associados a cada clock de referência de entrada, derive_pll_clocks apenas cria clocks para o primeiro clock de referência.

Resolução

Para restringir corretamente as saídas Altera_PLL para cada clock de referência, create_generated_clock use os comandos conforme descrito no documento abaixo. O documento contém instruções sobre como criar esses comandos, bem como comandos de exemplo com base no design do exemplo abaixo.

Este problema está programado para ser corrigido em uma versão futura do software Quartus II.

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