Problema 136531: Redes clock e PLLs em Stratix dispositivos IV, versão 3.4
Página 5-14, notas para a figura 5-11. Nota 2 diz atualmente, para os sinais static clock Select, que quando o dispositivo está operando no modo do usuário, você só pode definir os sinais selecionados do clock através de um arquivo de configuração (arquivo de objeto SRAM [.sof] ou arquivo de objeto do programador [.pof] e isso não pode ser controlado dinamicamente.
A nota 2 deve definir "Você só pode definir estáticamente o sinal selecionado do clock por meio de um arquivo de configuração (.sof ou .pof)".
Problema 140213: Características dc e de comutação Stratix dispositivos IV, versão 5.3
A Tabela 1-42 indica que, para dispositivos de nível de velocidade -2/2X Stratix IV, a taxa de dados de 1600 Mbps é suportada para SERDES síncronos de origem com padrões de E/S verdadeiros diferenciais. A taxa máxima de dados possível alcançada no serdes síncrono Stratix fonte de dispositivos Stratix IV depende do projeto. O SERDES síncrono de origem é implementado usando ALTLVDS_RX e ALTLVDS_TX megafunções. Você pode selecionar o fator de desercionalização/serialização para sua interface usando essas megafunções. A especificação Fmax para o SERDES é baseada no clock rápido usado para os dados de série. A interface Fmax também depende do domínio do clock paralelo, que depende do design e requer análise de tempo.
Problemas 156376: redes clock e PLLs em dispositivos Stratix IV, versão 3.4
Há duas balas para requisitos ao usar a comutação automática do clock, a primeira está incorreta. Diz:
"Ambas as entradas do clock devem estar funcionando."
O objetivo da comutação automática do clock é alternar entre os clocks se um parar de funcionar. O requisito real é que ambos os clocks precisem ser executados quando a FPGA estiver configurada. A bala deve dizer:
"Ambas as entradas de clock devem estar funcionando quando o FPGA estiver configurado."
Edição 91332: Volume2, Capítulo 1. Arquitetura do transceptor em Stratix dispositivos IV, versão 4.5
A página 1-152 afirma incorretamente:
A Tabela 1-57 lista os tempos de configuração típicos para dispositivos Stratix IV GX quando configurados usando o esquema de configuração do Fast Passive Parallel (FPP) a 125 MHz.
Mas a frequência máxima de configuração no FPP depende da variante do dispositivo, conforme mostrado no Volume1, Capítulo 10, Tabela 10-4.
Ele deve dizer:
A Tabela 1-57 lista os tempos de configuração típicos para dispositivos Stratix IV GX quando configurados usando o esquema de configuração do Fast Passive Parallel (FPP) na frequência máxima.
Problema 357589, Características dc e de comutação Stratix dispositivos IV, versão 4.6
A Tabela 1-23 incorretamente implica que todas as larguras de pista PCI Express® Gen2 são suportadas em dispositivos comerciais e industriais -3.
Conforme mostrado corretamente na Tabela 1-9 do Guia do usuário PCI Express:
Uma interface STRATIX® IV PCI Express Gen2x8 requer -2 ou -3I de velocidade do dispositivo (-3C não suporta Gen2x8).
Problema 10006592: Volume 2, capítulo 1, arquitetura do transceptor Stratix dispositivos IV, versão 4.1
A seção "Modos de operação do AEQ", do capítulo arquitetura do transceptor Straitx IV explica que há três modos de operação para AEQ, onde apenas o modo "uma única vez" é suportado pelo Software Quartus® II.
Consulte a Tabela 1-2 do Adendo para o capítulo do manual de dispositivos Stratix IV para obter atualizações sobre o recurso 'Equalização adaptativa (AEQ)" nos transceptors SIV.
Problema 10006412: Volume 1, capítulo 10, configuração, segurança de projeto, atualizações do sistema remoto em Stratix dispositivos IV, versão 3.1
O tempo de sincronização tCF2ST1 (nCONFIG alto para nSTATUS alto) não varia de acordo com o tCFG (largura do pulso nCONFIG). Após o nCONFIG ser lançado alto, o nSTATUS é lançado alto dentro da especificação máxima tCF2ST1, desde que você não mantenha o nSTATUS baixo externamente.
A nota associada à respectiva tabela será alterada para dizer "Este valor é aplicável se você não atrasar a configuração segurando externamente o nSTATUS baixo."
Problema 10006465: Volume 4, capítulo 1, DC e características de comutação, versão 4.3
Nas notas da Tabela 1-5, ele afirma que "Altera recomenda uma tensão nominal da bateria de 3,0V ao conectar o VCCBAT a uma bateria para backup de chaves voláteis. Se você não usar a chave de segurança volátil, você poderá conectar o VCCBAT a GND ou a uma fonte de alimentação de 3,0V."
Esta nota será atualizada para o estado "Altera recomenda uma tensão nominal da bateria de 3,0V ao conectar o VCCBAT a uma bateria para backup de chaves voláteis. Se você não usar a chave de segurança volátil, você poderá conectar o VCCBAT a GND ou a uma fonte de alimentação 1.2V-3.3V."
Problemas resolvidos:
Problema 360127, Características dc e de comutação em Stratix dispositivos IV, versão 5.0
A tabela 1-22 está ausente na faixa de entrada de tensão do receptor LVDS .
Quando o Dmax > 700 Mbps, o requisito de tensão de entrada LVDS é de 1,0 V <=VIN <=1,6 V.
Quando Dmax <= 700 Mbps, o requisito de tensão de entrada LVDS é zero V <=VIN <=1,85 V.
Problema 35430: Características dc e de comutação Stratix dispositivos IV, versão 5.3
A Tabela 1-42 no DC e nas características de comutação para dispositivos Stratix IV afirma que para um dispositivo de nível de velocidade de -2/2X, 800 MHz é suportado para padrões de E/S verdadeiros fHSCLK_in (frequência de clock de entrada). Isso não se aplica a dispositivos de densidade de 680, 530, 360 e 290. As especificações de tais peças são desempesadas em 5%. A frequência correta deve ser de 762 MHz para esses dispositivos.
Problema 35430: Características dc e de comutação em Stratix dispositivos IV, versão 5.2
A Tabela 1-22 indica que o VCCIO é usado para padrões diferenciais para operação de E/S. Isso não está correto. VCCIO é usado para operação de saída diferencial. Os seguintes detalhes esclarecem os pinos de alimentação que são usados para operações de entrada diferenciais:
- Os bancos de E/S de coluna e linha suportam os padrões de E/S LVPECL para operação de entrada apenas em pinos de entrada de clock dedicados.
- As entradas diferenciais de clock na coluna E/S são alimentadas por VCC_CLKIN que exige 2,5 V. Entradas diferenciais que não estão em pinos de clock na coluna E/S são alimentadas por VCCPD que exige 2,5 V. Todas as entradas diferenciais na linha de bancos de E/S são equipadas com VCCPD, que exige 2,5V.
Problema 10006109: Volume 2, capítulo 1, versão 4.1
A página 1-149 afirma: "Se você usar o bloco IP rígido hard IP Stratix IV GX e GT PCI Express, afirme a porta testin[5] do arquivo de invólucro gerado pelo compilador PCI Express no seu projeto. A afirmação desta porta força o LTSSM dentro do bloco IP rígido a fazer a transição para esses estados. A porta testin[5] deve ser afirmada para um mínimo de 16 ns e menos de 24 ms."
Seria incorreto afirmar a porta de testes[5]. test_in[6] porta deve ser afirmada, em vez de porta testin[5].
Problema 10005907: Volume 2, capítulo 1, versão 4.1
A página 1-188 afirma que o recurso Pci Express (PIPE) Reverse Parallel Loopback não é suportado em dispositivos STRATIX IV GT. Isso está incorreto. É compatível com dispositivos STRATIX IV GT.
Problema 10005786: Stratix iv, Volume-1,2,3 e 4, versão 4.0
A taxa de dados mínima suportada pelo dispositivo Stratix® IV GT é de 600 Mbps, em vez de 2,488 Gbps.
Problema 10005787: Volume 2 capítulo 1 "Stratix iv da arquitetura do transceptor" versão 4.0
Tabela 1-70. A CMU PLL do Stratix IV GT suporta taxas de dados de 600 Mbps a 11,3 Gbps.
Problema 10005409, Volume 2, capítulo 2, versão 4.0
Tabela 2-4, Nota (1) no manual do dispositivo diz:"Quando configurado como HCSL, o software Quartus® II seleciona automaticamente o acoplamento DC com a opção de rescisão externa para o sinal de pinos de refclk." Após etapas adicionais, são realmente necessários no software Quartus® II para habilitar o acoplamento DC/terminação externa nos pinos REFCLK.
1. Adicione a seguinte atribuição ao seu arquivo project .qsf
set_instance_assignment -name INPUT_TERMINATION off -to
2. Re-compilar o projeto
Problema 10005661, Volume 2, capítulo 5 ver 4.0. Tabela 5 a 15. Mapeamento de registro de interface EyeQ
A declaração, " Bit [1]— Leitura/gravação: escrever um 1 para este bit grava o conteúdo do registro de dados em um dos registros eyeQ, dependendo do endereço armazenado no registro de endereços de registro eyeQ. Escrever um 0 lê o conteúdo do registro de EyeQ." está incorreto.
Ele deve ler, " Bit [1]— Leia/escreva: escrever um 0 para este bit grava o conteúdo do registro de dados em um dos registros eyeQ, dependendo do endereço armazenado no registro de endereços de registro eyeQ. Escrever um 1 lê o conteúdo do registro de EyeQ."
Problema 366739, Características dc e de comutação Stratix dispositivos IV, versão 4.6
Nota (4) na Tabela 1-6 afirma que "o VCCH_GXBL/R deve ser conectado a uma fonte de 1,4 V se a taxa de dados do canal do transmissor for de > 6,25 Gbps". O limite de taxa de dados de ">6,25 Gbps" está incorreto. Ele deve conter ">6,5 Gbps".
Problema: 10006605, Características dc e de comutação Stratix dispositivos IV, versão 4.4.
O VCCPT foi removido das tabelas 1-1 e 1-5 por engano. A especificação recomendada para VCCPT é de 1,5V.
Problema: 10006694: Soquete a quente e reinicialização em Stratix dispositivos IV, versão 3.1.
Há ponteiros neste capítulo que afirma "Altera recomenda ligar o VCC antes do VCCAUX", mas deve ler "Altera requer ligar o VCC antes do VCCAUX".
Problema: 10006604, Características dc e de comutação Stratix dispositivos IV, versão 4.4.
VCCCB foi adicionado às tabelas 1-1 e 1-5 por engano.
Problema 10005417, Volume 2, capítulo 5 "EyeQ" versão 3.0
A declaração: "Quando você habilita o hardware EyeQ, ele permite que o CDR faça uma amostra em 64 posições diferentes dentro de dois intervalos de unidade (UIs) dos dados recebidos. Você pode controlar manualmente os pontos de amostragem e verificar a taxa de erro de bits (BER) em cada um desses 64 pontos de amostragem." está incorreto.
Ele deve ler: "Quando você habilita o hardware EyeQ, ele permite que o CDR amostra em 32 posições diferentes dentro de um intervalo de unidade (UIs) dos dados recebidos. Você pode controlar manualmente os pontos de amostragem e verificar a taxa de erro de bits (BER) em cada um desses 32 pontos de amostragem."
Problemas 10006578, Vol. 1, Ch 3: TriMatrix Memory Blocks em dispositivos Stratix IV, versão 3.1
O manual Stratix IV descreve as células de memória M9K e M144K como sendo inicializadas para todas as 0\s após a inicialização, a menos que haja um arquivo mif especificado.
Problema 10003993, Volume 4, capítulo 1 "DC e características de comutação" versão 3.1
A Tabela 1-37 (tabela 1-36 na versão 4.0) foi corrigida para mostrar as taxas de dados do fator SERDES J=2 usando registros DDIO.
Problema 10003562, Volume 1, capítulo 12 "Teste de verificação de limites JTAG em Stratix dispositivos IV" versão 2.0
Versão 3.0 atualizada da Tabela 12-2 com o número de peça correto de 16 bits no IDCODE de 32 bits para o dispositivo EP4SGX230.
Problema 10003555, Volume 4, capítulo 1 "DC e características de comutação" versão 2.1
As especificações eletivas para LVPECL na Tabela 1-18 (Tabela 1-21 na versão 4.0) se aplicam a pinos de clock de entrada de linha e coluna.
Problemas 10003397, volume 4, capítulo 1 "DC e características de comutação" versão 2.1
A especificação de saída foi adicionada à Tabela 1-1.
Problema 10003232, Volume 2, Capítulo 3 "Configurando múltiplos protocolos e taxas de dados em um bloco de transceptor" versão 2.0
A Tabela 3-7 mostra os canais do transceptor que estão disponíveis quando o bloco IP rígido PCI Express está habilitado. Na coluna Ch1, o item da segunda linha mostra o canal disponível para uso (indicado por \'avail\'). Essas informações estão incorretas. Portanto, para um link PCI x1 com 2 canais virtuais, o Ch1 não pode ser usado para qualquer configuração.
Problema 10003061, volume 2, capítulo 1 "Stratix arquitetura do transceptor IV" versão 1.0
Detalhes sobre o Bloco de pedidos de byte e as figuras 1-92 e 1-93 foram atualizados na revisão 2.0.
Problema 10002468, volume 4 capítulo 1 "DC e características de comutação" versão 1.0
A tensão mínima para VCCD_PLL foi corrigida na versão 2.0.
Problema 10003439, volume 1 capítulo 1 "visão geral Stratix família de dispositivos IV" versão 1.0
A Tabela 1-1 foi atualizada na revisão 2.1 com o número correto de blocos PCI Express Hard IP para o dispositivo EP4SGX530.
Problema 10006590, Vol. 2, Ch 5: reconfiguração dinâmica Stratix IV, versão 4.1
A seção "Equalização Adaptativa (AEQ)", página 5-74, do capítulo de reconfiguração dinâmica Straitx IV explica que há três modos de operação para AEQ, onde apenas o modo "uma única vez" é suportado pelo Software Quartus® II.
Consulte a Tabela 1-2 do Adendo para o capítulo manual do dispositivo Stratix IV para obter atualizações sobre o recurso \'Equalização Adaptativa (AEQ) nos transceptors SIV.