ID do artigo: 000078585 Tipo de conteúdo: Solução de problemas Última revisão: 20/11/2013

Por que avl_ready está preso no meu controlador baseado em DDR3 UniPHY no Quartus® II 12.0SP2?

Ambiente

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Na versão 12.0SP2 do software Quartus® II, o rastreamento de DQS é habilitado para controladores DDR3 operando acima de 533 MHz em Stratix® V e 450 MHz em Arria® V. Quando o rastreamento de DQS está habilitado, um gerenciador de rastreamento de sequenciador (sequencer_trk_mgr.sv) é criado para controlar o rastreamento.

    Há um problema no arquivo sequencer_trk_mgr.sv onde o sinal cfg_num_dqs é de apenas 3 bits e pode suportar até 7 grupos de DQS. Para interfaces DDR3 de 64 bits (8 grupos DQS) ou 128 bits (16 grupos de DQS), o gerenciador de faixas sequenciais será travado, fazendo com que o sinal Avalon pronto para barramento avl_ready seja travado baixo.

     

     

    Resolução

    Este problema foi corrigido na versão 12.1 do software Prime Intel® Quartus® 12.1.

    Artigos relacionados

    Produtos relacionados

    Este artigo aplica-se a 13 produtos

    FPGA Stratix® V GX
    FPGA Arria® V GT
    FPGA Arria® V GX
    FPGA Arria® V GZ
    FPGA Arria® V ST SoC
    FPGA Arria® V SX SoC
    FPGAs Stratix® III
    FPGA Stratix® V GT
    FPGA Stratix® IV E
    FPGA Stratix® IV GT
    FPGA Stratix® IV GX
    FPGA Stratix® V E
    FPGA Stratix® V GS

    Isenção de responsabilidade

    1

    Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.