ID do artigo: 000078686 Tipo de conteúdo: Solução de problemas Última revisão: 21/08/2012

Por que a largura do sinal de Avalon DDR3 é "local_rdata_error" 4 bits?

Ambiente

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Quando você gera um controlador DDR3 UniPHY IP com a opção "Habilitar a lógica de detecção e correção de erros" ativada, um sinal de saída de erro de 4 bits, local_rdata_error [3:0], será gerado em versões IP 11.1SP2 e IP mais antigas. Todos os 4 bits se comportam da mesma forma e o nly bit 0 do sinal local_rdata_error deve ser monitorado. Os outros 3 bits podem ser ignorados.

    Resolução

    Este problema será corrigido em uma versão futura do software Quartus® II e ip.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGA Stratix® IV GX

    Isenção de responsabilidade

    1

    Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.