Você pode ver este aviso ao usar ferramentas de simulação de Cadence com arquivos VHDL gerados pelo SOPC Builder ou Qsys. Este aviso não tem qualquer efeito nos resultados da simulação e pode ser ignorado com segurança.
Esta mensagem de aviso pode ser suprimida com o seguinte comando Tcl nas ferramentas de simulação de cadência:
ncsim> set pack_assert_off {std_logic_arith}