A análise de distorção da placa está incorreta Arria dispositivos V e Cyclone V

Este problema afeta os produtos DDR2 e DDR3.

A análise de distorção da relação entre DQS e CK é realizada como parte do comando Report DDR . O cálculo para a configuração e a margem de espera do relacionamento DQS para CK está incorreta.

A solução alternativa para este problema é gerar seu externo interface de memória e, em seguida, faça as seguintes alterações no arquivo interface_name<>_if0_p0.sdc de memória na pasta submodulados UniPHY IP:

1. Encontre as restrições de sincronização de DQS versus CK em o arquivo .sdc . Essas são as set_output_delay restrições na seção DQS vs CK PATH do arquivo.
2. Modificar o termo no -max e restrições -min de ser adicionado a ser subtraído.
3. Troca (minCK_DQS_skew) por (maxCK_DQS_skew) em as restrições.

As restrições corretas são as seguintes:

Após implementar esta solução alternativa, o TimeQuest analisará a relação DQS para CK corretamente. Você pode não ver uma mudança na configuração relatada e na margem de espera, se a sua minCK_DQS_skew for o negativo do maxCK_DQS_skew.

Este problema será corrigido em uma versão futura.