ID do artigo: 000078747 Tipo de conteúdo: Solução de problemas Última revisão: 04/06/2014

Por que o IDCODE de leitura JTAG falha ao executar a varredura de limites de um dispositivo BSDL de Arria II, Arria, Stratix III, Stratix IV ou Stratix V, com um arquivo BSDL pré-configuração?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição Ao usar um arquivo BSDL de pré-configuração, a varredura de limites deve ser perfomada com o pino nCONFIG baixado. No entanto, quando o pino nCONFIG é baixado, o dispositivo JTAG IDCODE que é lido do dispositivo pode não corresponder ao armazenado no arquivo BSDL.
Resolução A leitura do IDCODE JTAG deve ser realizada quando os pinos nCONFIG (e nSTATUS) estão altos. Como alternativa, use um arquivo BSDL pós-configuração, onde é necessário que o nCONFIG seja alto, ao executar a varredura de limites.

Artigos relacionados

Produtos relacionados

Este artigo aplica-se a 9 produtos

FPGA Stratix® V GS
FPGA Stratix® V GT
FPGA Stratix® IV E
FPGA Stratix® V GX
FPGA Arria® V GX
FPGA Arria® II GX
FPGA Stratix® IV GT
FPGA Stratix® IV GX
FPGAs Stratix® III

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.