ID do artigo: 000078841 Tipo de conteúdo: Solução de problemas Última revisão: 06/08/2015

Por que eu vejo esta mensagem ao simular o Altera Hard IP para PCI Express: # FATAL: <sim time=""> A velocidade atual do link não é compatível?</sim>

Ambiente

  • Intel® Quartus® II Subscription Edition
  • Simulação
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Você verá esta mensagem se você criar seu próprio projeto Qsys usando uma variante Avalon®-ST do núcleo PCI® Express Hard IP e não incluir o aplicativo de exemplo Altera® (intitulado "APPS" nos designs de exemplo criados Altera) e não conduzir o aplicativo pld_core_ready sinal na instação de IP rígido.

    O conjunto completo de mensagens se parece com este:
    Nº FATAL: velocidade atual do link não é compatível
    # FALHA: a simulação parou devido a um erro fatal!

    Resolução

    Conduza o pld_core_ready sinal na instação do núcleo hard IP para 1\'b1.

    Produtos relacionados

    Este artigo aplica-se a 17 produtos

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Cyclone® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Arria® V GZ
    FPGA Arria® V SX SoC
    FPGA SoC Cyclone® V ST
    FPGA Arria® V ST SoC
    FPGA Arria® V GX
    FPGA Intel® Arria® 10 GT
    FPGA Arria® V GT
    FPGA Intel® Arria® 10 GX
    FPGA Cyclone® V E
    FPGA Intel® Arria® 10 SX SoC
    FPGA SoC Cyclone® V SE

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.