Após realizar simulações de nível de placa e otimizar a integridade do sinal, os usuários podem querer considerar alterar esses valores.
Abaixo estão as principais regras para OCT calibrado:
1) Certifique-se de que os valores de resistência de terminação calibrados sejam suportados para o padrão de E/S do sinal utilizado e o valor de resistência RZQ a ser montado.
Consulte a seção OCT do capítulo de E/S do manual do dispositivo para obter mais detalhes.
2) 6 pinos dentro de um bloco de IO devem ter todos os mesmos valores calibrados de resistência de terminação conforme descrito nesta solução:
Como as atribuições de pinos de grupo de DQ afetam o uso do bloco de terminação de chip (OCT)
em Stratix V?
3) Um único bloco de calibração de OCT (Termination Control Block) pode suportar pinos de E/S com requisitos de terminação calibrados de uma série e um valor de resistência paralela.
Essas séries e resistências de terminação calibradas paralelas podem ser valores diferentes.
Por exemplo, com um pino RZQ com um resistor de 240 ohms equipado com GND e uma interface DDR3L usando E/SSTL-135, é suportada uma rescisão calibrada de série de 34 ohms e uma terminação calibrada paralela de 40 ohms.
Após fazer quaisquer alterações nos valores de resistência de OCT calibrados do UniPHY IP das atribuições de terminação de entrada e saída, verifique se o projeto se encaixa com êxito e fecha o timing. Verifique se há avisos ou avisos críticos associados ao OCT.