Você pode ver o erro acima ao simular seu controlador DDR3 UniPHY com o ModelSim-Intel® FPGA. A causa do erro é o pedido das bibliotecas de compilação na chamada de elaboração do ModelSim vsim .
Certifique-se de que a biblioteca contendo os arquivos compilados DDR3 esteja listada primeiro no comando. Neste caso, o diretório de trabalho contém os arquivos compilados DDR3:
vsim -novopt -t ps -L -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L altera_mf -L altera_lnsim -L stratixiv <top_level_filename>
É recomendável que você siga o arquivo e o pedido da biblioteca no arquivo msim_setup.tcl fornecido no diretório <IP_variation_name>_sim/mentor .